La gestión de las restricciones de tiempo se ha convertido en un factor importante en el diseño físico de circuitos integrados (CI) de múltiples voltajes de suministro (MSV). La distribución de reloj y la programación de módulos son algunos de los métodos convencionales utilizados para satisfacer las restricciones de tiempo de un chip. En este artículo, proponemos una metodología de planificación de piso basada en recocido simulado para el diseño de CIs dentro del presupuesto de tiempo. Además, proponemos una representación de árbol SKB modificada para la planificación de piso de los módulos en el diseño. Nuestro algoritmo encuentra las dimensiones y la posición óptimas de los módulos sincronizados en el diseño para reducir la longitud de los cables y satisfacer las restricciones de tiempo. El algoritmo propuesto se implementa en circuitos de referencia IWLS 2005 y considera la potencia, la longitud de los cables y el tiempo como parámetros de optimización. Se obtuvieron resultados de simulación del sistema digital Cadence Innovus fabricado a 45 nm. Nuestros resultados de simulación muestran que el algoritmo propuesto satisface las restricciones de tiempo mediante una reducción del 30.6% en la longitud de los cables.