Con la difusión de sistemas ciberfísicos e internet de las cosas, la adaptabilidad y el bajo consumo de energía se convirtieron en de suma importancia en el diseño de sistemas digitales. Las plataformas heterogéneas reconfigurables parecen ser una de las opciones más adecuadas para hacer frente a este contexto desafiante. Sin embargo, su desarrollo y optimización de energía no son triviales, especialmente teniendo en cuenta los componentes de aceleración de hardware. Por un lado, la síntesis de alto nivel podría simplificar el diseño de este tipo de sistemas, pero por otro lado, puede limitar los efectos positivos de las técnicas de ahorro de energía adoptadas. En este trabajo, se estudia el impacto mutuo de diferentes herramientas de síntesis de alto nivel y la aplicación de la conocida estrategia de clock gating en el desarrollo de aceleradores reconfigurables. El objetivo es optimizar una aplicación de clock gating de acuerdo con el motor de síntesis de alto nivel elegido y la tecnología objetivo (Circuito Integrado Específico de Aplicación (ASIC) o Matriz de Puertas Programables en Campo (FPGA)). Se evalúan diferentes niveles de aplicación de clock gating, incluyendo una solución novedosa de varios niveles. Además de evaluar los beneficios y desventajas de la aplicación de clock gating en diferentes niveles, también se derivan pistas para la automatización del diseño futuro de aceleradores reconfigurables de bajo consumo de energía a través de la síntesis de alto nivel.