En este artículo se propone una estructura híbrida integrada de 9T SRAM (HI-9T) con tecnología de escritura consciente de los datos, que combina Tunnel FETs (TFETs) y MOSFETs. Esta estructura resuelve el problema del consumo excesivo de energía estática causado por la corriente p-i-n en el TFET SRAM convencional de 7T (CV-7T), y el problema de la capacidad de escritura debilitada causada por el uso de la estructura apilada de TFET del SRAM TFET combinado de acceso 10T más avanzado (CA-10T). Los resultados de la simulación demuestran que el consumo de energía estática de HI-9T se reduce en tres órdenes de magnitud en comparación con CV-7T a un voltaje de suministro de 0,6 V y la capacidad de mantener los datos es más estable. En comparación con CA-10T, el margen de escritura (WM) de HI-9T se incrementa aproximadamente 2,4 veces y la latencia de escritura se reduce en un 54,8% a un voltaje de suministro de 0,5 V. HI-9T aún tiene una buena capacidad de escritura bajo un voltaje de suministro de 0,6 V y el CA-10T no puede escribir normalmente. Por lo tanto, HI-9T tiene un buen rendimiento general y es más ventajoso en aplicaciones de ultra bajo consumo de energía.