Este documento propone una red neuronal de energía de Coulomb restringida (RCE-NN) con un algoritmo de aprendizaje mejorado y presenta el diseño de arquitectura de hardware y los resultados de implementación VLSI. El algoritmo de aprendizaje de la RCE-NN existente aplica un ajuste de radio ineficiente, como aprender todas las neuronas al mismo radio o reducir excesivamente el radio en el proceso de aprendizaje. Además, dado que la fiabilidad de eliminar neuronas innecesarias se estima sin considerar la región de activación de cada neurona, es inexacta y deja neuronas innecesarias existentes. Para superar este problema, el algoritmo de aprendizaje propuesto divide cada región de neurona en el proceso de aprendizaje y mide la fiabilidad con diferentes factores para cada región. Además, aplica un proceso de reducción gradual del radio mediante una tasa de reducción predefinida. En evaluaciones de rendimiento utilizando dos conjuntos de datos, la RCE-NN con el algoritmo de aprendizaje propuesto mostró una alta precisión de reconocimiento con menos neuronas en comparación con las RCE-NN existentes. El procesador RCE-NN propuesto se implementó con 197,8K compuertas lógicas en 0,535 mm utilizando un proceso CMOS de 55 nm y operó a una frecuencia de reloj de 150 MHz.