La familia de cifradores de bloques SPEEDY anunciada en el CHES 2021 muestra un excelente rendimiento en arquitecturas de hardware. Debido a la naturaleza del diseño amigable con el hardware de SPEEDY, el algoritmo tiene un bajo rendimiento para implementaciones de software. En particular, las operaciones de caja S de 6 bits y permutación de bits de SPEEDY son ineficientes en implementaciones de software, donde realiza cálculos por palabras. Implementamos el cifrador de bloques SPEEDY en un microcontrolador de 32 bits por primera vez aplicando técnicas de bit-slicing. Los resultados de rendimiento de cifrado optimizado en ARM Cortex-M3 para SPEEDY-5-192, SPEEDY-6-192 y SPEEDY-7-192 son de 65.7, 75.25 y 85.16 ciclos de reloj por byte (es decir, cpb), respectivamente. Mostró un mejor rendimiento que la implementación constante de AES-128 y la implementación constante de GIFT en la misma plataforma. En RISC-V, el rendimiento mostró 81.9, 95.5 y 109.2 ciclos de reloj por byte, superando los trabajos anteriores. Finalmente, concluimos que SPEEDY puede mostrar una implementación eficiente de software en entornos integrados de gama baja.