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Implementación de FPGA de Clasificación de Objetos Basada en Pilares para Robot Móvil Autónomo

Autores: Park, Chaewoon; Lee, Seongjoo; Jung, Yunho

Idioma: Inglés

Editor: MDPI

Año: 2024

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Acceso abierto

Artículo científico
2024

Implementación de FPGA de Clasificación de Objetos Basada en Pilares para Robot Móvil Autónomo


Categoría

Ingeniería y Tecnología

Subcategoría

Ingeniería Eléctrica y Electrónica

Palabras clave

Avance
Tecnología de inteligencia artificial
Robots móviles autónomos
Sensores LiDAR
Método basado en pilares
Modelo de clasificación de objetos

Licencia

CC BY-SA – Atribución – Compartir Igual

Consultas: 39

Citaciones: Sin citaciones


Descripción
Con el avance en la tecnología de inteligencia artificial, los robots móviles autónomos se han utilizado en diversas aplicaciones. En escenarios de conducción autónoma, la clasificación de objetos es esencial para la navegación del robot. Para realizar esta tarea, se prefieren los sensores de detección y alcance de luz (LiDAR), que pueden obtener información de profundidad y altura y tienen una mayor resolución que los sensores de detección y alcance de radio (radar), sobre los sensores de cámara. El método basado en pilares emplea un codificador de características de pilar (PFE) para codificar nubes de puntos LiDAR 3D en imágenes 2D, lo que permite una inferencia de alta velocidad utilizando redes neuronales convolucionales 2D. Aunque el método basado en pilares se emplea para garantizar la capacidad de respuesta en tiempo real de los sistemas de conducción autónoma, no se está llevando a cabo activamente una investigación sobre la aceleración del PFE, a pesar de que el PFE consume una cantidad significativa de tiempo de cálculo dentro del sistema. Por lo tanto, este documento propone un acelerador de hardware PFE y un modelo de clasificación de objetos basado en pilares para robots móviles autónomos. El modelo de clasificación de objetos propuesto fue entrenado y probado utilizando 2971 conjuntos de datos que comprenden ocho clases, logrando una precisión de clasificación del 94.3%. El acelerador de hardware PFE se implementó en un conjunto de compuertas programable en campo (FPGA) a través de un diseño a nivel de transferencia de registros, lo que logró un aumento de velocidad de 40 veces en comparación con el firmware para la unidad de microprocesador ARM Cortex-A53; la red de clasificación de objetos se implementó en la FPGA utilizando el marco FINN. Al integrar el PFE y la red de clasificación de objetos, implementamos un sistema de aceleración de clasificación de objetos basado en pilares en tiempo real en una FPGA con una latencia de 6.41 ms.

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