Un convertidor de tiempo a digital (TDC) basado en una línea de retardo tapada (TDL) implementado en un FPGA (Field Programmable Gate Array) es sensible a las no linealidades debido a variaciones significativas en el retardo de los elementos de retardo. La mayor parte de la no linealidad de los TDC basados en FPGA proviene del enrutamiento del diseño. Es prometedor realizar TDC utilizando recursos de enrutamiento internos disponibles en los FPGAs, ya que estos dispositivos contienen muchos recursos de enrutamiento y son resistentes a cambios de voltaje y temperatura. Este trabajo implementa y prueba un TDC basado en una serie de contadores impulsados por una línea de retardo variable que explota los recursos de enrutamiento internos disponibles en el FPGA como elementos de retardo. Se propone una técnica de ubicación y enrutamiento manual que resulta en una mayor resolución y linealidad. Se utiliza el concepto de entrelazamiento en el tiempo para mejorar la resolución del TDC. Se implementa una matriz de medición con 512 y 1024 contadores paralelos en una placa de Evaluación y Desarrollo Zynq (ZED). El resultado del TDC de 1024 unidades mostró que se puede medir un rango dinámico de 93,6 ns utilizando un contador de código gris grueso de 4 bits que funciona a una frecuencia de referencia de 171 MHz, y se logra una resolución de 5,7 ps. El TDC implementado es de bajo costo, tiene un tiempo rápido de comercialización y se beneficia de los abundantes recursos de enrutamiento en el FPGA.