Con el uso creciente de dispositivos de inteligencia artificial de cosas de propósito múltiple (AIOT), las matrices de compuertas programables en campo integradas (FPGA) representan excelentes plataformas para la aceleración de redes neuronales profundas (DNN) en dispositivos periféricos. Las FPGA poseen las ventajas de baja latencia y alta eficiencia energética, pero la escasez de recursos de desarrollo de FPGA desafía la implementación de dispositivos periféricos basados en DNN. Se necesita programación a nivel de transferencia de registros, verificación de hardware y asignación precisa de recursos para construir un acelerador FPGA de alto rendimiento para DNN. Estas tareas presentan un desafío y son consumidoras de tiempo incluso para desarrolladores de hardware experimentados. Por lo tanto, proponemos un proceso de diseño automatizado y colaborativo que emplea una herramienta de exploración automática del espacio de diseño; un motor DNN automático permite a la herramienta remodelar y analizar un modelo DNN de software a hardware. También introducimos un modelo basado en memoria a largo plazo (LSTM) para predecir el rendimiento y generar automáticamente un modelo DNN que se adapte a los requisitos del desarrollador. Demostramos nuestro esquema de diseño con tres FPGAs: un zcu104, un zcu102 y un Cyclone V SoC (sistema en chip). Los resultados muestran que nuestro acelerador periférico basado en hardware exhibe un rendimiento superior en comparación con la unidad de procesamiento gráfico periférico más avanzada.