Hardware optimizado y sumador aproximado con errores reducidos
Autores: Balasubramanian, Padmanabhan; Maskell, Douglas L.
Idioma: Inglés
Editor: MDPI
Año: 2019
Acceso abierto
Artículo científico
2019
Hardware optimizado y sumador aproximado con errores reducidos
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Hardware
Optimizado
Error reducido
FPGA
ASIC
Implementaciones
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 22
Citaciones: Sin citaciones
Este documento presenta un nuevo sumador aproximado optimizado de hardware y con errores reducidos (HOERAA), que es adecuado para implementaciones basadas en matrices de compuertas programables en campo (FPGA) y circuitos integrados específicos de la aplicación (ASIC). En este trabajo, consideramos una implementación basada en FPGA utilizando Xilinx Vivado 2018.3, dirigida a un FPGA Artix-7. Las realizaciones basadas en ASIC se basan en un proceso de óxido metálico complementario (CMOS) de 32/28 nm. Con base en las implementaciones en FPGA, observamos lo siguiente: (i) Para una adición de 32 bits que involucra un sub-sumador menos preciso de 8 bits menos significativo, HOERAA requiere un 22% menos de tablas de búsqueda (LUTs) y un 18,6% menos de registros mientras reduce el período de reloj mínimo en un 7,1% y reduce el producto de retraso de potencia (PDP) en un 14,7%, en comparación con el sumador FPGA preciso nativo, y (ii) para una adición de 64 bits que involucra un sub-sumador menos preciso de 8 bits menos significativo, HOERAA requiere un 11% menos de LUTs y un 9,3% menos de registros mientras reduce el período de reloj mínimo en un 8,3% y reduce el PDP en un 9,3%, en comparación con el sumador FPGA preciso nativo. Con base en implementaciones de estilo ASIC, se encuentra que HOERAA logra las siguientes reducciones en las métricas de diseño en comparación con un sumador óptimo de propagación de acarreo preciso: (i) Una reducción del 15,7% en el retraso del camino crítico, una reducción del 21,4% en el área y una reducción del 35% en el PDP para una adición de 32 bits que involucra un sub-sumador menos preciso de 8 bits menos significativo, y (ii) una reducción del 15,3% en el retraso del camino crítico, una reducción del 10,7% en el área y una reducción del 20% en el PDP para una adición de 64 bits que involucra un sub-sumador menos preciso de 8 bits menos significativo. Además, las comparaciones con otros sumadores aproximados muestran que HOERAA tiene un error promedio significativamente reducido, un error promedio medio y un error cuadrático medio, mientras informa métricas de diseño cercanas a las óptimas.
Descripción
Este documento presenta un nuevo sumador aproximado optimizado de hardware y con errores reducidos (HOERAA), que es adecuado para implementaciones basadas en matrices de compuertas programables en campo (FPGA) y circuitos integrados específicos de la aplicación (ASIC). En este trabajo, consideramos una implementación basada en FPGA utilizando Xilinx Vivado 2018.3, dirigida a un FPGA Artix-7. Las realizaciones basadas en ASIC se basan en un proceso de óxido metálico complementario (CMOS) de 32/28 nm. Con base en las implementaciones en FPGA, observamos lo siguiente: (i) Para una adición de 32 bits que involucra un sub-sumador menos preciso de 8 bits menos significativo, HOERAA requiere un 22% menos de tablas de búsqueda (LUTs) y un 18,6% menos de registros mientras reduce el período de reloj mínimo en un 7,1% y reduce el producto de retraso de potencia (PDP) en un 14,7%, en comparación con el sumador FPGA preciso nativo, y (ii) para una adición de 64 bits que involucra un sub-sumador menos preciso de 8 bits menos significativo, HOERAA requiere un 11% menos de LUTs y un 9,3% menos de registros mientras reduce el período de reloj mínimo en un 8,3% y reduce el PDP en un 9,3%, en comparación con el sumador FPGA preciso nativo. Con base en implementaciones de estilo ASIC, se encuentra que HOERAA logra las siguientes reducciones en las métricas de diseño en comparación con un sumador óptimo de propagación de acarreo preciso: (i) Una reducción del 15,7% en el retraso del camino crítico, una reducción del 21,4% en el área y una reducción del 35% en el PDP para una adición de 32 bits que involucra un sub-sumador menos preciso de 8 bits menos significativo, y (ii) una reducción del 15,3% en el retraso del camino crítico, una reducción del 10,7% en el área y una reducción del 20% en el PDP para una adición de 64 bits que involucra un sub-sumador menos preciso de 8 bits menos significativo. Además, las comparaciones con otros sumadores aproximados muestran que HOERAA tiene un error promedio significativamente reducido, un error promedio medio y un error cuadrático medio, mientras informa métricas de diseño cercanas a las óptimas.