En los últimos años, los codificadores convolucionales sistemáticos recursivos (RSC) han encontrado aplicación en los sistemas de telecomunicaciones modernos para reducir la tasa de error de bits (BER). Dada la necesidad de aumentar el rendimiento de tales aplicaciones, se exploraron varios enfoques utilizando implementaciones de hardware de codificadores RSC. En este artículo, proponemos una propiedad intelectual (IP) de hardware para codificadores RSC de alto rendimiento. El núcleo IP explota una metodología basada en el modelo de matrices ABCD que permite aumentar el número de bits de entrada procesados en paralelo. A través de un análisis de la topología de red propuesta y aprovechando datos relativos a la implementación en el campo de puertas programables en matriz (FPGA) Zynq 7000 xc7z010clg400-1, se realiza una estimación de la dependencia de la tasa de datos de entrada y de la ocupación de la fuente en el grado de paralelismo. Tal análisis, junto con las curvas de BER, proporciona una descripción de los principales parámetros de mérito de un codificador RSC.