El mapeo de tecnología es un proceso esencial en el flujo de Automatización del Diseño Electrónico (EDA) que tiene como objetivo encontrar una implementación óptima de una red lógica a partir de una biblioteca de tecnología. En los diseños de circuitos integrados específicos de la aplicación (ASIC), los comportamientos de retardo no lineales de las celdas en la biblioteca guían esencialmente la dirección de búsqueda de los mapeadores tecnológicos. Los métodos existentes para la estimación del retardo de las celdas, sin embargo, se basan en simplificaciones aproximadas que comprometen significativamente la precisión, limitando así el logro de una mejor Calidad-de-Resultado (QoR). Para abordar este desafío, proponemos formular la estimación del retardo de las celdas como una tarea de aprendizaje de regresión al incorporar múltiples características de perspectiva, como la estructura de las redes lógicas y los retardos de celdas no lineales, para guiar la búsqueda del mapeador. Diseñamos un modelo de aprendizaje que incorpora un mecanismo de atención personalizado para ser consciente del retardo de los pines y aprender conjuntamente la jerarquía entre la red lógica y la biblioteca a través de una Red Tensorial Neuronal, con la ayuda de estrategias parametrizables propuestas para generar etiquetas de aprendizaje. Los resultados experimentales muestran que (i) nuestro método propuesto mejora notablemente el área en un 9.3% y el retardo en un 1.5%, y (ii) mejora el área en un 12.0% para el mapeo orientado al retardo, en comparación con el mapeador conocido.