Debido al avance de las tecnologías de memoria de acceso aleatorio dinámico (DRAM) con el constante aumento de la densidad con capacitores de almacenamiento agresivamente escalados, el voltaje de suministro se ha reducido a menos de 1 V para disminuir el consumo de energía. El progreso anterior ha sido acompañado por la tarea cada vez más difícil de detectar los datos de las celdas de manera confiable. Uno de los métodos esenciales para preservar la característica de retención de datos sostenible es reducir la corriente de fuga por debajo del umbral mediante el uso de un sesgo de voltaje negativo para la mayoría de los transistores de acceso. Este sesgo negativo es generado por un generador de voltaje de sesgo posterior. Este artículo propone un nuevo generador de voltaje de sesgo posterior de alta velocidad (VBB) con un esquema de bombeo híbrido acoplado en cruz. El circuito convencional utiliza un voltaje fijo para controlar las compuertas de descarga del metal-óxido semiconductor de canal p (PMOS) y transferir el metal-óxido semiconductor de canal n (NMOS), respectivamente. Sin embargo, el circuito propuesto agrega una bomba auxiliar, pudiendo controlar de manera más adecuada con un voltaje negativo más bajo al descargar y un voltaje positivo más alto al transferir. Como resultado, el circuito propuesto logra una velocidad de descarga más rápida y una corriente de bombeo más alta a un voltaje de suministro más bajo en comparación con circuitos convencionales. Los resultados de simulación del programa de simulación HSPICE (H-simulation program with integrated circuit emphasis) con la tecnología de proceso de 0.18 um de la empresa taiwanesa de fabricación de semiconductores (TSMC) indican que el circuito propuesto tiene aproximadamente un 20% más rápida velocidad de descarga a un voltaje de suministro de voltaje de colector común (VCC) = 1.2 V y aproximadamente un 3% más alta corriente de bombeo en VBB de -0.6 V a -1 V con la capacidad de generar una proporción de |VBB|/VCC cerca de un 3% más alta en VCC = 0.6 V en comparación con circuitos convencionales. Por lo tanto, el circuito propuesto es extremadamente adecuado y prometedor para futuras aplicaciones de DRAM de bajo consumo y alto rendimiento.