Este documento presenta un generador de reloj de banda ancha de baja fluctuación basado en un sintetizador de frecuencia de bucle de fase (PLL) de bomba de carga para aplicaciones de comunicaciones de datos multiprotocolo. La calibración automática de frecuencia (AFC) utilizando la tecnología de ventana de tiempo variable lineal y divisores de multi-modulus modificados (MMD) basados en divisores de sub-multi-modulus (SMMD) se desarrollan para un bloqueo más rápido, menor fluctuación y la implementación de aplicaciones de comunicaciones de datos multiprotocolo. El generador de reloj está fabricado en tecnología CMOS de 0.18 um. La relación de división medida del divisor de multi-modulus varía de 1.875 a 25, y la frecuencia de salida es de 46.875 a 625 MHz. El tiempo de bloqueo no excede los 30 s, mientras que la fluctuación es inferior a 500 fs.