En este documento se presenta una arquitectura novedosa del generador de números aleatorios verdaderos (TRNG). El TRNG propuesto utiliza el jitter en osciladores capacitivos como fuente de entropía. Estos osciladores capacitivos explotan los buffers de entrada/salida (I/O) de un chip de matriz de compuertas programable en campo (FPGA). Una conexión específica entre estos buffers permite la carga cíclica y descarga de una capacitancia parásita asociada con un pin de FPGA externo. Si unos pocos pines de un chip de FPGA no están conectados a ningún componente externo, pueden ser utilizados para construir el TRNG. El TRNG propuesto requiere solo tres pines de FPGA externos dedicados a osciladores capacitivos, así como 18 tablas de búsqueda (LUTs) y 20 flip-flops (FFs). Su rendimiento alcanza los 11-13 Mbit/s. Para aprobar todas las pruebas estadísticas NIST SP800-22 para una amplia gama de temperaturas de funcionamiento, el TRNG requiere un circuito de post-procesamiento. La característica distintiva del TRNG propuesto es que genera internamente una señal que indica que se acaba de producir un bit aleatorio. Por lo tanto, no se necesita una señal de reloj externa para muestrear la salida.