Hoy en día, una gran cantidad de datos digitales se intercambia con frecuencia entre diferentes dispositivos integrados a través de tecnologías de comunicación inalámbrica. La seguridad de datos se considera un parámetro importante para evitar la pérdida de información y prevenir los ciberdelitos. Este artículo de investigación detalla las arquitecturas de hardware de alta velocidad de baja potencia para la implementación eficiente en campo de matrices programables de compuertas (FPGA) del algoritmo de cifrado avanzado estándar (AES) para proporcionar seguridad de datos. Este trabajo no depende de la Tabla de Búsqueda (LUTs) para la implementación de las etapas SubBytes e InvSubBytes de las transformaciones del cifrado y descifrado AES; esta nueva arquitectura utiliza circuitos lógicos combinatorios para implementar la transformación SubBytes e InvSubBytes. Debido a la eliminación de LUTs, se eliminan retrasos no deseados en esta arquitectura y se introduce una estructura de subpiloto para mejorar la velocidad del algoritmo AES. Aquí, se inserta la arquitectura de reed muller de polaridad positiva modificada (MPPRM) para reducir los requisitos totales de hardware, y se realizan comparaciones con diferentes implementaciones. Con la arquitectura MPPRM introducida en las etapas SubBytes, se agrega una arquitectura mixcolumn e invmixcolumn eficiente que se adapta a las unidades de rondas subpiloteadas. El rendimiento de la arquitectura AES-MPPRM propuesta se analiza en términos de número de registros de corte, flip-flops, número de LUTs de corte, número de elementos lógicos, cortes, IOB unidos, frecuencia de operación y retraso. Hay cinco arquitecturas AES diferentes, incluyendo LAES, AES-CTR, AES-CFA, AES-BSRD y AES-EMCBE. La LUT de la arquitectura AES-MPPRM diseñada en el Spartan 6 se reduce hasta un 15.45% en comparación con la AES-BSRD.