Se presenta en este artículo una implementación eficiente en hardware de un decodificador de Código de Paridad de Baja Densidad (LDPC). El diseño propuesto del decodificador se basa en el algoritmo Híbrido Offset Min-Sum (HOMS). En el procesamiento del nodo de comprobación de este decodificador, solo se calcula el primer mínimo en lugar de los dos primeros mínimos entre todas las entradas de mensajes de variable a comprobación, como en el enfoque convencional. Además, aprovechando la estructura única de los códigos LDPC 5G, se emplean programaciones en capas y estructuras parcialmente paralelas para minimizar los costos de hardware. Los resultados de implementación en la plataforma FPGA Xilinx Kintex UltraScale+ muestran que el decodificador propuesto puede lograr un rendimiento de 2.82 Gbps para 10 iteraciones de decodificación con una longitud de código LDPC 5G de 8832 bits y una tasa de código de 1/2. Además, proporciona una reducción de memoria del nodo de comprobación del 10% con respecto a la línea base y ofrece una eficiencia de uso de hardware de 4.96 recursos de hardware/capa/Mbps, al tiempo que proporciona un rendimiento de decodificación 0.15 dB mejor que algunos de los decodificadores existentes.