Hoy en día, la arquitectura de flujo de datos se considera una solución general para la aceleración de una red neuronal profunda (DNN) debido a su mayor paralelismo. Sin embargo, el acelerador DNN convencional ofrece solo una flexibilidad restringida para diversos modelos de red. Para superar esto, se requiere desarrollar un acelerador de red neuronal convolucional reconfigurable (RCNN), es decir, uno de los DNN, sobre la plataforma de matriz de compuertas programable en campo (FPGA). En este documento, se proponen la optimización dispersa de peso (SOW) y la optimización convolucional (CO) para mejorar el rendimiento del acelerador RCNN. La combinación de SOW y CO se utiliza para optimizar los tamaños de mapa de características y pesos del acelerador RCNN; por lo tanto, los recursos de hardware consumidos por este RCNN se minimizan en FPGA. El rendimiento de RCNN-SOW-CO se analiza mediante el tamaño del mapa de características, el tamaño del peso, la dispersión del mapa de características de entrada (IFM), la proporción de parámetros de peso, la memoria RAM de acceso aleatorio por bloques (BRAM), los elementos de procesamiento de señal digital (DSP), las tablas de búsqueda (LUT), las slices, el retraso, la potencia y la precisión. Se utilizan arquitecturas existentes OIDSCNN, LP-CNN y DPR-NN para justificar la eficiencia de RCNN-SOW-CO. El LUT de RCNN-SOW-CO con Alexnet diseñado en el Zynq-7020 es 5150, que es menor que el de OIDSCNN y DPR-NN.