Este documento propone un convertidor triple de tiempo a digital (TDC) para una plataforma de matriz de compuerta programable en campo (FPGA) con modos de operación duales. Primero, el TDC triple propuesto emplea un circuito de calibración en tiempo real seguido por la arquitectura tradicional de línea de retardo con tomas para mejorar el efecto ambiental para la aplicación de múltiples TDC. En segundo lugar, se utiliza el esquema de redundancia modular triple para hacer frente a la incertidumbre en el dispositivo FPGA y mejorar la linealidad para la aplicación de un solo TDC. El TDC triple propuesto se implementa en una plataforma Xilinx Virtex-5 FPGA y tiene una resolución de tiempo de 40 ps de raíz media cuadrada para la operación en modo múltiple. Además, los rangos de no linealidad diferencial y no linealidad integral pueden mejorarse en x e y, respectivamente, para la operación en modo único.