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Fpga-based hardware accelerator on portable equipment for eeg signal patterns recognition

Autores: Xie, Yu; Majoros, Tamás; Oniga, Stefan

Idioma: Inglés

Editor: MDPI

Año: 2022

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Acceso abierto

Artículo científico
2022

Fpga-based hardware accelerator on portable equipment for eeg signal patterns recognition


Categoría

Ingeniería y Tecnología

Subcategoría

Ingeniería Eléctrica y Electrónica

Palabras clave

Electroencefalograma
Eeg
Redes neuronales convolucionales
Cnn
Algoritmos de aprendizaje profundo
Biosenal de eeg

Licencia

CC BY-SA – Atribución – Compartir Igual

Consultas: 26

Citaciones: Sin citaciones


Descripción
El electroencefalograma (EEG) es un registro de la reflexión integral de las actividades cerebrales fisiológicas. Sin embargo, debido a diversas razones, incluidos ruidos de artefactos de latidos cardíacos y movimientos musculares, existen desafíos complejos para la clasificación eficiente de señales EEG. Las Redes Neuronales Convolucionales (CNN) se consideran una herramienta prometedora para extraer características de datos. Una red neuronal profunda puede detectar características de niveles más profundos con una multilayer a través de un mapeo no lineal. Sin embargo, hay pocos algoritmos de aprendizaje profundo viables aplicados a sistemas BCI. Este estudio propone un método HW-SW de adquisición y procesamiento más efectivo para la biosenal EEG. Primero, utilizamos un dispositivo de adquisición de EEG de consumo para registrar las señales EEG. Los métodos de Transformada de Fourier de tiempo corto (STFT) y Transformada Wavelet Continua (CWT) se utilizarán para el preprocesamiento de datos. En comparación con otros algoritmos, el algoritmo CWT-CNN muestra una mejor precisión de clasificación. El resultado de la investigación muestra que la mejor precisión de clasificación del algoritmo CWT-CNN es del 91.65%. Por otro lado, la inferencia de CNN requiere muchas operaciones de convolución. Proponemos además un marco de acelerador de hardware de inferencia de CNN ligero para acelerar el cálculo de inferencia, y verificamos y evaluamos su rendimiento. El marco propuesto realiza tareas de red de manera rápida y precisa mientras utiliza menos recursos lógicos en la placa de desarrollo FPGA PYNQ-Z2.

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