Los sistemas de almacenamiento distribuido como Ceph han sido ampliamente adoptados, con la tecnología de codificación de borrado siendo una técnica esencial de tolerancia a fallos. Aunque garantiza la fiabilidad y seguridad de los datos, reduce significativamente el costo del almacenamiento de datos. Debido a la sobrecarga computacional y la latencia de codificación introducidas por el proceso de codificación de borrado, la tasa de codificación de datos suele estar restringida. Para abordar este problema, se propone e implementa un esquema de codificación de borrado acelerado por FPGA en Ceph, basado en una estrategia en capas eficiente (Codificación de Borrado Acelerada por FPGA en Ceph con una Estrategia en Capas Eficiente, Acelerador LFEC). Este enfoque aprovecha al máximo las capacidades de computación en paralelo de FPGA para acelerar el algoritmo de codificación de borrado a nivel de hardware. Además, para maximizar la utilización de los recursos del controlador FPGA y garantizar que todos los pasos de procesamiento se gestionen y programen correctamente, nuestro enfoque introduce una estructura jerárquica que comprende una capa de interfaz de comunicación, una capa de programación de tareas y una capa de aceleración de hardware. Los resultados experimentales indican que, bajo las mismas configuraciones de codificación de borrado y tamaños de archivo, nuestra solución supera a las bibliotecas de codificación de borrado admitidas nativamente por Ceph, como Jerasure, Clay, Shec e ISA, con una mejora en la tasa de codificación de hasta 3.04 veces.