Un flip-flop resistente a errores de corrección de un ciclo para diseños tolerantes a variaciones en una FPGA
Autores: Tung, Dam Minh; Toan, Nguyen Van; Lee, Jeong-Gun
Idioma: Inglés
Editor: MDPI
Año: 2020
Acceso abierto
Artículo científico
2020
Un flip-flop resistente a errores de corrección de un ciclo para diseños tolerantes a variaciones en una FPGA
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Resiliencia al error de temporización
Márgenes de diseño
Variaciones de proceso
voltaje y temperatura
Matriz de compuertas programable en campo
Flip-flop de detección y corrección de errores
Problema de metaestabilidad
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 21
Citaciones: Sin citaciones
La propuesta EDACFF explota un detector de transición para detectar un error de temporización junto con una traba de corrección de datos para corregir el error con una penalización de rendimiento de un ciclo.
Descripción
La propuesta EDACFF explota un detector de transición para detectar un error de temporización junto con una traba de corrección de datos para corregir el error con una penalización de rendimiento de un ciclo.