En este documento se propone un flip-flop basado en amplificador de sentido (SAFF) adecuado para operación de alta velocidad y bajo consumo de energía. Con la implementación de una nueva etapa de amplificador de sentido, así como una nueva etapa de traba de un solo extremo, se reduce considerablemente la potencia y el retardo del flip-flop. Se aplica una estrategia de corte condicional a la traba para lograr una operación sin glitches y sin contenidos. Además, el SAFF propuesto puede proporcionar una operación a bajo voltaje mediante la optimización MTCMOS. Los resultados de simulación posterior al diseño basados en un SMIC 55 nm MTCMOS muestran que el SAFF propuesto logra una reducción del 41.3% en el retardo de CK a Q y una reducción del 36.99% en potencia (tasa de cambio de datos de entrada del 25%) en comparación con el SAFF convencional. Además, el retardo y la potencia son menores que los del flip-flop maestro-esclavo (MSFF). El producto potencia-retardo del SAFF propuesto muestra mejoras de 2.7x y 3.55x en comparación con el SAFF convencional y el MSFF, respectivamente. El área del flip-flop propuesto es de 8.12 m (5.8 m x 1.4 m), similar a la del SAFF convencional. Con la implementación de la optimización MTCMOS, el SAFF propuesto podría proporcionar una operación robusta incluso a voltajes de suministro tan bajos como 0.4 V.