Las redes neuronales binarizadas son adecuadas para los aceleradores FPGA, ya que su arquitectura de grano fino permite la creación de operadores personalizados para admitir operaciones aritméticas de baja precisión, y la reducción en los requisitos de memoria significa que todos los parámetros de la red pueden almacenarse en la memoria interna. Aunque se ha avanzado en mejorar la precisión de las redes binarizadas, esta puede ser significativamente inferior a la de las redes donde los pesos y activaciones tienen precisión de varios bits.