Los límites de la tecnología de chips se están empujando constantemente con el continuo desarrollo de los procesos de fabricación de circuitos integrados y equipos. Actualmente, los chips contienen varios miles de millones, e incluso decenas de miles de millones, de transistores, lo que hace que las pruebas de chips sean cada vez más desafiantes. La verificación de circuitos integrados a muy gran escala (VLSI) requiere pruebas en equipos de prueba automática especializados (ATE), pero su costo y tamaño limitan significativamente su aplicabilidad. El actual ATE basado en FPGA tiene limitaciones en su escalabilidad y soporte para pocos canales de prueba y longitudes de vectores de prueba cortas. Como resultado, solo es adecuado para probar chips específicos en circuitos a pequeña escala y no se puede utilizar para probar VLSI. Este documento propone una solución de hardware y software de bajo costo para probar circuitos integrados digitales basada en el diseño para la prueba (DFT) en chips, que permite la prueba funcional y de rendimiento del chip. La solución propuesta puede utilizar eficazmente los recursos dentro de la FPGA para proporcionar canales de prueba adicionales. Además, el modo de transmisión de datos de round-robin también puede admitir vectores de prueba de cualquier longitud y puede satisfacer diferentes tipos de proyectos de prueba de chips a través de la configuración dinámica de cada canal de prueba. El experimento probó con éxito un chip de procesador de señal digital (DSP) con 72 pines de prueba de escaneo (teóricamente soportando 160 pines de prueba). En comparación con nuestro trabajo anterior, el trabajo en este documento aumenta el número de canales de prueba cuatro veces mientras reduce la utilización de recursos por canal en un 37.5%, demostrando una buena escalabilidad y versatilidad.