Este documento presenta un método rápido para extraer funciones lógicas de tablas de búsqueda (LUTs) de un flujo de bits en FPGAs de Xilinx. En general, las FPGAs utilizan LUTs como recurso principal para realizar una función lógica, y un LUT de -entradas típico consta de 2 1-bit SRAM y - 1 multiplexores. Mientras que la investigación previa requiere 2 procesos exhaustivos para encontrar una regla de asignación entre un LUT y un flujo de bits, el método propuesto reduce el procesamiento a 2 al eliminar procesos innecesarios. Los resultados experimentales muestran que el método propuesto puede reducir el tiempo de reversión en más del 57% y 85% para Xilinx Spartan-3 y Virtex-5 en comparación con el algoritmo exhaustivo previo. Es notable que el tiempo de reducción se vuelve más significativo a medida que una FPGA comercial de Xilinx tiende a incluir un número más tremendo de LUTs.