La colocación de celdas estándar es el paso fundamental en un flujo de diseño típico de VLSI/ASIC. Su resultado, junto con el resultado del procedimiento de enrutamiento, puede ser el factor decisivo para que un diseño sea manufacturable. La colocación global genera una instancia optimizada del diseño enfocándose en un conjunto de métricas, mientras ignora las reglas relacionadas con su viabilidad. La legalización y la colocación detallada rectifican esta situación, intentando alcanzar una mínima pérdida de calidad al a menudo desestimar la conectividad entre celdas y hacer del tiempo de ejecución el punto focal de estos pasos. En este artículo, presentamos un conjunto de variaciones en un esquema de legalización basado en la conectividad que puede aplicarse como legalizador o como colocador detallado. Las variaciones pueden aplicarse en la totalidad del área del chip o en la confinación de un bin especificado por el usuario, mientras son guiadas por varios objetivos de optimización, por ejemplo, la longitud total del cable, el desplazamiento y la densidad. Describimos analíticamente nuestras variaciones y las evaluamos a través de simulaciones extensas en bancos de pruebas comúnmente utilizados.