STT-RAM (Memoria de Acceso Aleatorio Aleatorio de Torque de Transferencia de Espín) parece ser una alternativa viable a las cachés en chip basadas en SRAM. Debido a su alta densidad y baja potencia de fuga, STT-RAM se puede utilizar para construir cachés de último nivel (LLC) de gran capacidad masiva. Desafortunadamente, STT-RAM tiene una latencia de escritura mucho más larga y una energía de escritura mucho mayor que SRAM. Los investigadores desarrollaron cachés híbridos compuestos por regiones de SRAM y STT-RAM para hacer frente a estos desafíos. Para almacenar tantos bloques intensivos en escritura como sea posible en la región de SRAM en cachés híbridos, es esencial una política inteligente de colocación de bloques. Este documento propone un marco de colocación de bloques adaptativo para cachés híbridos que incorpora incrustación de metadatos (ADAM). Cuando se evicta un bloque de caché del LLC, ADAM incrusta metadatos (es decir, intensidad de escritura) en el bloque. Los metadatos incrustados en el bloque de caché se extraen y se utilizan para determinar la intensidad de escritura del bloque cuando se recupera de la memoria principal. Nuestra investigación demuestra que ADAM puede mejorar el rendimiento en un 26% (en promedio) en comparación con un esquema de colocación de bloques de referencia.