La red neuronal You Only Look Once (YOLO) tiene grandes ventajas y amplias aplicaciones en visión por computadora. Las capas convolucionales son la parte más importante de la red neuronal y ocupan la mayor parte del tiempo de cálculo. Mejorar la eficiencia de las operaciones de convolución puede aumentar significativamente la velocidad de la red neuronal. Los arrays de compuertas programables en campo (FPGAs) se han utilizado ampliamente en aceleradores para redes neuronales convolucionales (CNNs) gracias a su capacidad de configuración y computación en paralelo. Este documento propone una exploración del espacio de diseño para la red neuronal YOLO basada en FPGA. Se propone una estrategia de transmisión de bloques de datos y se diseña un diseño de multiplicación y acumulación (MAC), que consta de dos matrices de elementos de procesamiento (PE) de 14 x 14. Las matrices PE son configurables para diferentes CNNs según las funciones requeridas. Con el fin de aprovechar al máximo los recursos lógicos limitados y el ancho de banda de memoria en el dispositivo FPGA dado y lograr simultáneamente el mejor rendimiento, se utiliza un modelo de techo mejorado para evaluar el diseño de hardware y equilibrar el rendimiento de cálculo y el requisito de ancho de banda de memoria. El acelerador logra 41.99 mil millones de operaciones por segundo (GOPS) y consume 7.50 W funcionando a una frecuencia de 100 MHz en la placa Xilinx ZC706.