Este documento se centra en la implementación de un acelerador de red neuronal optimizado para velocidad y eficiencia energética, para su uso en aprendizaje automático integrado. Específicamente, exploramos la reducción de potencia a nivel de hardware a través de matrices sístolicas y sistemas de datos de baja precisión, incluyendo enfoques cuantificados. Presentamos un análisis exhaustivo comparando un acelerador de precisión completa (FP16) con una versión cuantificada (INT16) en una FPGA. Actualizamos los módulos FP16 para manejar valores INT16, utilizando desplazamientos de datos para mejorar la densidad de valor manteniendo la precisión. A través de experimentos de convolución simples, evaluamos el consumo de energía y la minimización del error. La estructura del documento incluye una descripción detallada del acelerador FP16, la transición a la cuantificación, ideas matemáticas e implementación, instrumentación para la medición de potencia, y un análisis comparativo del consumo de potencia y el error de convolución. Nuestros resultados intentan identificar un patrón en la cuantificación de 16 bits para lograr ahorros significativos de energía con una pérdida mínima de precisión.