En los últimos años, el nodo tecnológico utilizado para implementar dispositivos FPGA ha llevado a un rendimiento muy alto en términos de capacidad computacional y en algunas aplicaciones estos pueden ser mucho más eficientes que las CPUs u otros dispositivos programables. Los administradores de reloj y la enorme versatilidad de la tecnología de comunicación a través de transceptores digitales sitúan a los FPGAs en una posición privilegiada para muchas aplicaciones. Por ejemplo, desde el análisis de imágenes médicas en tiempo real hasta el reconocimiento de trayectorias de partículas de física de altas energías, donde el tiempo de cálculo puede ser crucial, los beneficios de utilizar las capacidades de vanguardia de los FPGAs son aún más relevantes. Este artículo muestra un ejemplo de implementación de hardware FPGA, a través de un diseño de firmware, de un algoritmo analítico complejo: La transformada de Hough. Esta es una transformación espacial matemática utilizada aquí para facilitar el reconocimiento en tiempo real de las trayectorias de partículas ionizantes a medida que pasan a través del llamado aparato de seguimiento dentro de los detectores de física de altas energías. Este es un estudio general para demostrar que esta técnica no solo es implementable a través de sistemas basados en software, sino que también puede ser explotada utilizando dispositivos de hardware de consumo. En este contexto, estos últimos son conocidos como aceleradores de hardware. En este artículo en particular, se investiga el FPGA Xilinx UltraScale+ ya que pertenece a uno de los dispositivos de la familia de vanguardia en el mercado. Estos FPGAs permiten alcanzar frecuencias de reloj de alta velocidad a expensas de un consumo energético aceptable gracias al nodo tecnológico de 14 nm utilizado por el fabricante. Estos dispositivos cuentan con un gran número de compuertas, memorias de alto ancho de banda, transceptores y otros componentes electrónicos de alto rendimiento en un solo chip, lo que permite el diseño de arquitecturas grandes, complejas y escalables. En particular, se ha investigado el Xilinx Alveo U250. Se ha logrado una frecuencia objetivo de 250 MHz y una latencia total de 30 períodos de reloj utilizando solo el 17 ÷ 53% de LUTs, el 8 ÷ 12% de DSPs, el 1 ÷ 3% de Block Rams y un rango de ocupación de Flip Flop de 9 ÷ 28%.