Las redes neuronales binarias (BNNs) son adecuadas para sistemas embebidos con restricciones energéticas gracias a los parámetros binarizados. Varios investigadores han propuesto las SRAM de cálculo en memoria (CiM) para las computaciones XNOR-y-acumulación (XACs) en BNNs mediante la adición de transistores adicionales a la convencional SRAM de 6T, lo que reduce la latencia y la energía de los movimientos de datos. Sin embargo, debido a los transistores adicionales, las CiM SRAMs sufren de una mayor área y cables más largos que las SRAMs convencionales de 6T. Mientras tanto, la integración monolítica 3D (M3D) permite una integración 3D de grano fino, reduciendo la longitud de los cables 2D en unidades funcionales pequeñas. En este artículo, proponemos un acelerador BNN (), compuesto por una CiM SRAM de 9T (), búfer de entrada y lógica periférica global, para ejecutar los cálculos en las capas de convolución binarizadas de BNNs. También proponemos la integración M3D a nivel de submatriz (así como la integración M3D a nivel de transistor), que reduce la latencia y la energía de los cables en comparación con el 2D plano . A lo largo de las capas de convolución binarizadas, nuestros resultados de simulación muestran que con las 4 capas, se reduce el tiempo de ejecución y la energía promedio en un 39.9% y 23.2%, respectivamente, en comparación con el 2D plano .