Los FPGA basados en SRAM (Field Programmable Logic Arrays) requieren memoria externa ya que su memoria interna se borra cuando se corta la energía. El proceso de transmitir el netlist del circuito en forma de bitstream desde la memoria externa durante el encendido en el FPGA es vulnerable a ataques maliciosos como el robo y la manipulación del bitstream. Los métodos previos de ingeniería inversa de FPGA se centran en los FPGAs compatibles con ISE (ISE Design Suite). Esto se debe a que ISE proporciona archivos XDLRC (Configuración de Enrutamiento de Lenguaje de Diseño de Xilinx) y XDL (Lenguaje de Diseño de Xilinx), que son esenciales para la ingeniería inversa. Sin embargo, Vivado Design Suite (Vivado) no ofrece esos archivos, lo que hace imposible extender la cobertura de ingeniería inversa a los FPGAs compatibles con Vivado. En este documento, proponemos un método para generar XDLRC y XDL a través de Vivado. Según los resultados experimentales, el XDLRC y XDL generados a través de Vivado coinciden respectivamente en un 99% y un 75% con los generados en ISE para Artix-7 100T. Como resultado, este documento ha ampliado el alcance de la ingeniería inversa que antes estaba principalmente centrada en ISE para ahora también incluir Vivado. Es importante señalar que este documento no fomenta los ataques de bitstream a través de la ingeniería inversa, sino que destaca el riesgo asociado con los ataques maliciosos y enfatiza la importancia de la seguridad.