Este documento presenta un enfoque novedoso para acelerar la consulta de los principales k elementos pesados en flujos de datos utilizando Arrays de compuertas programables en campo (FPGAs). Los enfoques actuales de aceleración de hardware se basan en la asignación directa y estricta de algoritmos de software en hardware, limitando su rendimiento y practicidad debido a la falta de optimizaciones de hardware a nivel algorítmico. El enfoque presentado optimiza un algoritmo de software bien conocido al relajar cuidadosamente algunos de sus requisitos para permitir el diseño de un acelerador de hardware práctico y escalable que supera a los aceleradores actuales de última generación manteniendo una precisión casi perfecta. Este documento detalla el diseño e implementación de un acelerador FPGA optimizado específicamente diseñado para calcular la consulta de los principales k elementos pesados en flujos de datos. El acelerador presentado está completamente especificado a nivel de lenguaje C y es fácilmente reproducible con herramientas de Síntesis de Alto Nivel (HLS). La implementación en FPGAs Intel Arria 10 y Stratix 10 utilizando el compilador Intel HLS mostró resultados prometedores, superando a los aceleradores de última generación anteriores en términos de rendimiento y características.