Este artículo presenta una arquitectura eficiente de procesador criptográfico para la aceleración de multiplicación de puntos de Curvas Binarias Huff Seguras ante canales laterales (BHC) en FPGA (matriz de compuertas programable). Hemos implementado seis arquitecturas de multiplicación de polinomios de campo finito, es decir, (1) método escolar, (2) Karatsuba híbrido, (3) Karatsuba de 2 vías, (4) Toom-Cook de 3 vías, (5) Toom-Cook de 4 vías y (6) paralelo de dígitos menos significativos. Para la evaluación del rendimiento, cada multiplicador de polinomios implementado se integra con la arquitectura BHC propuesta. Se utiliza Verilog HDL para la implementación de todos los multiplicadores de polinomios. Además, se emplea la herramienta de suite de diseño Xilinx ISE como plataforma de simulación subyacente. Los resultados de implementación se presentan en dispositivos FPGA Xilinx Virtex-6. Los resultados alcanzados muestran que la integración de un multiplicador Karatsuba híbrido con la arquitectura BHC propuesta resulta en menores recursos de hardware. De manera similar, el uso de un multiplicador paralelo de dígitos menos significativos en el diseño propuesto resulta en alta velocidad (en términos de frecuencia de reloj y latencia). En consecuencia, la arquitectura BHC propuesta, integrada con un multiplicador paralelo de dígitos menos significativos, es 1.42 veces más rápida y utiliza 1.80 veces menos cortes de FPGA en comparación con las arquitecturas de acelerador BHC más recientes.