Las redes neuronales convolucionales profundas (DCNN) basadas en modelos de clasificación de escenas de imágenes juegan un papel importante en una amplia variedad de aplicaciones de teledetección y logran un gran éxito. Sin embargo, las imágenes de teledetección a gran escala y los cálculos intensivos hacen que la implementación de estos modelos basados en DCNN en sistemas de procesamiento de baja potencia (por ejemplo, espaciales o aéreos) sea un problema desafiante. Para resolver este problema, este documento propone un acelerador DCNN basado en Field-Programmable Gate Array (FPGA) de alto rendimiento mediante la combinación de un esquema eficiente de compresión de red y una arquitectura de hardware razonable. En primer lugar, este documento aplica la cuantificación de red a una red de clasificación de escenas de teledetección de alta precisión, una red de respuesta orientada mejorada (IORN). El volumen de los parámetros y mapas de características en la red se reduce considerablemente. En segundo lugar, se propone una arquitectura de hardware eficiente para la implementación de la red. La arquitectura emplea un modo de acceso de memoria dinámica de doble tasa de datos sincrónica (DDR) de canal dual, un esquema racional de procesamiento de datos en chip y un diseño eficiente de motor de procesamiento. Finalmente, implementamos el IORN cuantificado (Q-IORN) con la arquitectura propuesta en una placa de desarrollo Xilinx VC709. Los resultados experimentales muestran que el acelerador propuesto tiene una precisión de clasificación top-1 del 88.31% y logra una velocidad de operaciones de 209.60 Giga-Operaciones Por Segundo (GOP/s) con un consumo de energía en chip de 6.32 W a 200 MHz. Los resultados de comparación con dispositivos listos para usar e implementaciones de última generación recientes ilustran que el acelerador propuesto tiene ventajas evidentes en términos de eficiencia energética.