Se lleva a cabo un criterio analítico para la optimización del tiempo de establecimiento de señal pequeña en amplificadores de tres etapas. El criterio se basa en igualar las dos decaídas exponenciales de la respuesta al escalón. Incluyendo efectos de velocidad de subida, se proporciona una estrategia de diseño útil para el diseño de un amplificador operacional de transconductancia de tres etapas. Simulaciones extensas en el dominio del tiempo en un diseño a nivel de transistor en un proceso CMOS de 65 nm confirman la validez del enfoque propuesto.