Las unidades de estado sólido (SSD) se han convertido en la solución de almacenamiento preferida para aplicaciones críticas de rendimiento debido a su alta velocidad, durabilidad y eficiencia energética. Sin embargo, las características inherentes de la memoria flash NAND, como el borrado a nivel de bloque y la fragmentación de datos, requieren operaciones frecuentes de recolección de basura (GC) para recuperar espacio de almacenamiento. Estas operaciones, aunque esenciales, introducen una sobrecarga de rendimiento significativa, especialmente en controladores SSD modernos (SSDCs) que utilizan arquitecturas de red-en-chip (NoC). En tales arquitecturas, la recolección de basura requiere una transferencia de datos sustancial a través de interconexiones para la corrección de errores, lo que conlleva un aumento de la latencia y una reducción del rendimiento. Este documento presenta un nuevo esquema de GC diseñado para minimizar la latencia en los SSDCs basados en NoC. A diferencia de los métodos convencionales que transfieren datos incondicionalmente para la corrección de errores, el enfoque propuesto determina selectivamente la ruta de transferencia de datos en función de la presencia de errores. Al aprovechar la baja probabilidad de error de la memoria flash NAND, este esquema evita el recorrido innecesario de datos a través de la interconexión, reduciendo significativamente la sobrecarga de GC. Una implementación de hardware utilizando colas de tareas garantiza un paralelismo eficiente sin interrumpir otras operaciones. Los resultados experimentales demuestran que el esquema propuesto mejora el rendimiento de SSD en diversas cargas de trabajo del mundo real, logrando una reducción de hasta un 26.9% en la latencia promedio y un 50.0% en la latencia máxima en comparación con los métodos de GC tradicionales. Estos hallazgos resaltan el potencial de optimizar las rutas de recorrido de datos en arquitecturas NoC, proporcionando una solución escalable para mejorar el rendimiento de SSD para diversas aplicaciones.