Se propone una arquitectura de transformada wavelet discreta (DWT) 2D de múltiples niveles para JPEG2000, mejorando la velocidad a través del procesamiento paralelo de múltiples bloques de teselas. Basándose en el esquema de lifting, se diseñan arquitecturas plegadas y desplegadas que logran un retraso de la ruta crítica con solo un multiplicador para aumentar la tasa de rendimiento. Conectando las arquitecturas plegadas y desplegadas a través de una arquitectura de canalización se garantiza tasas de rendimiento uniformes en todos los niveles de DWT dentro de un único dominio de reloj. El consumo de recursos computacionales se reduce ajustando el tiempo para permitir que una arquitectura plegada procese tres bloques de teselas de tres a cinco niveles de DWT, y se diseña un módulo de transposición que requiere solo seis registros para disminuir el consumo de recursos de almacenamiento. El módulo de cuantificación, crucial para el control de palabras de código en JPEG2000, se integra en el módulo de escalado con un gasto mínimo adicional de recursos. En comparación con la arquitectura existente, el análisis demuestra que la arquitectura propuesta exhibe una eficiencia de hardware mejorada, con una reducción del producto transistor-retardo (TDP) de no menos del 14.69%. Los resultados de síntesis revelan además una reducción de área de al menos el 26.64%, y una disminución en el producto área-retardo (ADP) de un mínimo del 29.89%. Los resultados de la implementación en FPGA indican una disminución significativa en la utilización de recursos.