Un ciclo de redundancia cíclica (CRC) es una técnica ampliamente utilizada en la comunicación de datos para detectar errores en la transmisión de datos. Sin embargo, los esquemas de implementación de hardware CRC paralelo basados en FPGA existentes a menudo enfrentan problemas de utilización excesiva de recursos y dificultades de convergencia de temporización en redes de alta capacidad de ancho de banda. Además, estos problemas se ven exacerbados por la longitud variable del extremo del marco de datos de suma de comprobación durante la transmisión de datos. Para abordar estos desafíos, este documento propone un método de cálculo de CRC paralelo basado en valores de semilla precalculados para la normalización del ancho de bits (llamado PSV-WN-CRC). El algoritmo selecciona el valor de semilla primitivo correspondiente según la longitud de la cola del marco de datos y convierte el cálculo de CRC con ancho de bits arbitrario en el cálculo de CRC con ancho de bits fijo, adaptándose así al caso de la longitud indefinida de la cola del marco de datos. Basado en este algoritmo, este documento diseña un circuito CRC paralelo eficiente en FPGA para reducir el consumo de recursos. Los resultados experimentales muestran que el algoritmo CRC y el circuito propuestos en este documento implementados en FPGAs Virtex UltraScale+ con CRC de 1024 bits de ancho consumen solo 5981 LUTs y logran un rendimiento máximo de 392.2 Gbps. El método reduce eficazmente el consumo de recursos y mejora el rendimiento máximo en comparación con tres trabajos avanzados.