Para un decodificador de baja densidad de comprobación de paridad (LDPC) de red óptica pasiva (PON) de 50G, se debe equilibrar el rendimiento de decodificación y la eficiencia de área. Este documento adopta un método de decodificador en capas para mejorar la eficiencia de área del decodificador. Mediante el procesamiento paralelo de tres submatrices y la reutilización de almacenamiento de información de nodos, optimizando la partición de la matriz y el orden de procesamiento del estándar 50G-PON, se alcanzó un rendimiento de 1235 bps bajo una frecuencia de circuito de 100 MHz en la implementación de array de compuertas programable en campo (FPGA), y se lograron 9.864 Gbps basados en la síntesis de 65 nm de la compañía taiwanesa de fabricación de semiconductores (TSMC) con una frecuencia de circuito de 800 MHz en un área de 2.61 mm al proponer un mecanismo de almacenamiento de decisión de repuesto para evitar errores causados por el desbordamiento de cuantificación del decodificador y utilizando verificación completa para terminar la decodificación anticipadamente para mejorar el rendimiento. Finalmente, a una tasa de error de bit de entrada (BER) de (relación señal-ruido (SNR) de aproximadamente 3.72 dB), la BER de salida fue menor que, y la tasa de área de rendimiento (TAR) también aumentó de 2 a 4 veces en comparación con otros documentos. En conclusión, se ha creado un decodificador LDPC eficiente en área sin sacrificar el rendimiento de decodificación.