Este trabajo presenta una arquitectura de hardware eficiente de alta velocidad para la computación de multiplicación de puntos (PM) de criptografía de curva elíptica utilizando campos binarios sobre y . La eficiencia se logra reduciendo: (1) el tiempo requerido para una computación de PM y (2) el número total de ciclos de reloj requeridos. El tiempo computacional requerido para una computación de PM se reduce al incorporar dos multiplicadores modulares (conectados en paralelo), un sumador conectado en serie después de los multiplicadores y dos unidades de cuadrado conectadas en serie (una después del primer multiplicador y otra después del sumador). Para optimizar el número total de ciclos de reloj requeridos, las instrucciones de suma de puntos y doble punto para la computación de PM del algoritmo de Montgomery se reestructuran. Los resultados de implementación después de la colocación y enrutamiento sobre y en un dispositivo FPGA Xilinx Virtex-7 revelan que la arquitectura de alta velocidad propuesta es adecuada para aplicaciones relacionadas con redes, donde millones de dispositivos heterogéneos desean conectarse con internet no seguro para alcanzar un rendimiento aceptable.