Este documento presenta una arquitectura de acelerador de hardware eficiente en términos de rendimiento/área para la multiplicación de puntos de curva elíptica (ECPM) sobre . El rendimiento del diseño del acelerador propuesto se optimiza al reducir los ciclos totales del reloj utilizando un multiplicador modular Karatsuba bit-paralelo. Empleamos dos técnicas para minimizar los recursos de hardware: (i) una unidad aritmética consolidada donde combinamos un único sumador modular, multiplicador y bloque cuadrado en lugar de tener múltiples operadores modulares, y (ii) un algoritmo de inversión Itoh-Tsujii aprovechando los recursos de hardware existentes de los multiplicadores y unidades cuadradas para el cálculo de inversos multiplicativos. Se implementa un eficiente controlador de máquina de estados finitos (FSM) para facilitar las funcionalidades de control. Para evaluar y comparar los resultados de la arquitectura del acelerador propuesta frente a soluciones de última generación, se define una métrica de figura de mérito (FoM) en términos de rendimiento/área. Los resultados de la implementación después de la simulación post-place-and-route se informan para dispositivos reconfigurables de matrices de compuertas programables en campo (FPGA). Específicamente para la FPGA Virtex-7, el acelerador utiliza 3584 slices, necesita 7208 ciclos de reloj, opera a una frecuencia máxima de 350 MHz, calcula una operación ECPM en 20.59 s y el valor calculado de FoM es 13.54. En consecuencia, los resultados y comparaciones revelan que nuestro acelerador se adapta a aplicaciones que requieren implementaciones de ECPM optimizadas en términos de rendimiento y área.