Los procesadores modernos a menudo enfrentan desafíos al manejar instrucciones que abruman el búfer de destino de rama (BTB), lo que lleva a cuellos de botella en la parte frontal. A medida que aumenta la capacidad del BTB, su módulo de predicción puede volverse más lento y consumir más energía. En este documento, presentamos un mecanismo de predicción de dos niveles sencillo pero altamente efectivo para mitigar el creciente consumo de energía en la estructura del BTB, logrado al reducir el número de accesos. Nuestro enfoque incorpora dos elementos principales: M-BTB y V-BTB. M-BTB abarca el mecanismo de predicción de primer nivel y un BTB completamente asociativo, mientras que V-BTB alberga el mecanismo de predicción de segundo nivel y un BTB de asociatividad de conjunto. Para implementar nuestro mecanismo de predicción, optimizamos la estructura tradicional de BTB de dos niveles. El primer nivel emplea el mecanismo de sesgo, y el segundo nivel descompone los bits de etiqueta para crear la etiqueta parcial. Estos dos niveles de mecanismo de predicción corresponden a la predicción de banco/vía para la estructura de BTB de dos niveles. Nuestros resultados experimentales muestran que el mecanismo de predicción de primera etapa reduce los accesos a M-BTB en un 75%, mientras que el mecanismo de predicción de segunda etapa asegura que más del 98% de las direcciones requieran solo cero o una vía de V-BTB para lograr un resultado positivo. Nuestro enfoque propuesto logra una notable reducción del 86-97% en el consumo de energía, con un impacto mínimo en el rendimiento y un aumento en la eficiencia general del área.