Área-potencia-retardo-eficiente multiplicador de múltiplos módulos basado en generador múltiple duro que ahorra área usando el esquema de codificación de Booth de radix-8 en matriz de compuertas programable en campo
Autores: Kuo, Chao-Tsung; Wu, Yao-Cheng
Idioma: Inglés
Editor: MDPI
Año: 2024
Acceso abierto
Artículo científico
2024
Área-potencia-retardo-eficiente multiplicador de múltiplos módulos basado en generador múltiple duro que ahorra área usando el esquema de codificación de Booth de radix-8 en matriz de compuertas programable en campo
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Multi-modular
Radix-8
Codificación de Booth
Módulo
Circuito
Multiplicador
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 32
Citaciones: Sin citaciones
Se propone en este documento una arquitectura de múltiples módulos basada en la codificación de Booth radix-8 de un multiplicador de módulo (2 - 1), un multiplicador de módulo (2) y un multiplicador de módulo (2 + 1). Utiliza el circuito único original y comparte muchas características comunes de circuito con un circuito extra pequeño para llevar a cabo operaciones de múltiples módulos. Comparado con un estudio previo de radix-4, la arquitectura de radix-8 puede aumentar la selección de codificación de multiplicación de modulación de tres códigos a cuatro códigos. Esto reduce el uso de productos parciales de /2 a /3 + 1, pero aumenta la complejidad de la operación para la multiplicación por tres circuitos. Se utiliza un generador múltiple duro (HMG) para abordar este problema. Dos señales de juicio en el circuito de múltiples módulos se pueden utilizar para realizar tres operaciones del multiplicador de módulo (2 - 1), multiplicador de módulo (2) y multiplicador de módulo (2 + 1) al mismo tiempo. Se utiliza la representación ponderada para reducir el número de productos parciales. En comparación con los métodos previamente reportados en la literatura, el enfoque propuesto puede lograr un mejor rendimiento al ser más eficiente en área, ser más rápido, consumir poca energía y tener un producto área-demora (ADP) y un producto energía-demora (PDP) más bajos. Con el HMG de múltiples módulos, la arquitectura modificada propuesta puede ahorrar entre un 34.48% y un 55.23% del área de hardware. En comparación con estudios previos sobre el multiplicador de múltiples módulos, la arquitectura propuesta puede ahorrar entre un 22.78% y un 35.46%, un 4.12% y un 11.15%, un 12.59% y un 24.73%, un 27.88% y un 38.88%, y un 20.49% y un 27.85% del área de hardware, tiempo de demora, potencia de disipación, ADP y PDP, respectivamente. Se utilizan las herramientas Xilinx field programmable gate array (FPGA) Vivado 2019.2 y el lenguaje de descripción de hardware Verilog para síntesis e implementación. Se adopta el chipset Xilinx Artix-7 XC7A35T-CSG324-1 para evaluar el rendimiento.
Descripción
Se propone en este documento una arquitectura de múltiples módulos basada en la codificación de Booth radix-8 de un multiplicador de módulo (2 - 1), un multiplicador de módulo (2) y un multiplicador de módulo (2 + 1). Utiliza el circuito único original y comparte muchas características comunes de circuito con un circuito extra pequeño para llevar a cabo operaciones de múltiples módulos. Comparado con un estudio previo de radix-4, la arquitectura de radix-8 puede aumentar la selección de codificación de multiplicación de modulación de tres códigos a cuatro códigos. Esto reduce el uso de productos parciales de /2 a /3 + 1, pero aumenta la complejidad de la operación para la multiplicación por tres circuitos. Se utiliza un generador múltiple duro (HMG) para abordar este problema. Dos señales de juicio en el circuito de múltiples módulos se pueden utilizar para realizar tres operaciones del multiplicador de módulo (2 - 1), multiplicador de módulo (2) y multiplicador de módulo (2 + 1) al mismo tiempo. Se utiliza la representación ponderada para reducir el número de productos parciales. En comparación con los métodos previamente reportados en la literatura, el enfoque propuesto puede lograr un mejor rendimiento al ser más eficiente en área, ser más rápido, consumir poca energía y tener un producto área-demora (ADP) y un producto energía-demora (PDP) más bajos. Con el HMG de múltiples módulos, la arquitectura modificada propuesta puede ahorrar entre un 34.48% y un 55.23% del área de hardware. En comparación con estudios previos sobre el multiplicador de múltiples módulos, la arquitectura propuesta puede ahorrar entre un 22.78% y un 35.46%, un 4.12% y un 11.15%, un 12.59% y un 24.73%, un 27.88% y un 38.88%, y un 20.49% y un 27.85% del área de hardware, tiempo de demora, potencia de disipación, ADP y PDP, respectivamente. Se utilizan las herramientas Xilinx field programmable gate array (FPGA) Vivado 2019.2 y el lenguaje de descripción de hardware Verilog para síntesis e implementación. Se adopta el chipset Xilinx Artix-7 XC7A35T-CSG324-1 para evaluar el rendimiento.