En este documento, para los mercados de redes inalámbricas, dispositivos portátiles y el Internet de las Cosas (IoT), se utiliza un lazo de bloqueo de retardo (DLL) para implementar una multiplicación precisa para un reloj de referencia y la frecuencia de varias aplicaciones a través de un combinador de bordes (EC). Una estructura más simple es más sensible al proceso, voltaje y temperatura (PVT), por lo que el DLL se complementa rápidamente en el sistema de retroalimentación y mejora la estabilidad de la salida final. El multiplicador propuesto basado en DLL puede evitar la generación de bloqueo armónico utilizando un cancelador de fase inicial (FPC), compensando así un tiempo de bloqueo más rápido. El circuito está construido con un proceso CMOS de 55 nm y tiene un área de chip de 0.0225 mm. El diseño propuesto logra un consumo total de energía de 0.48 mW a una frecuencia de reloj de operación de 30.72 MHz, y el reloj también puede operar de manera estable desde el 15 al 75%.