Se propone un elevador de carga (CP) que tiene poca discrepancia de corriente para reducir el tiempo de bloqueo del lazo de fase (PLL). El diseño es prometedor en aplicaciones 5G con capacidades de asentamiento rápido y bajo consumo de energía. En este diseño, una arquitectura de elevador de carga consta de un amplificador de potencia operacional (OPA), interruptores, tres flip-flops D (DFFs) y dispositivos pasivos. Se introduce una técnica de compensación de error de fase en el elevador de carga para reducir el tiempo de bloqueo. La discrepancia de corriente, que se debe principalmente a la corriente de fuga, es inferior al 1% para una gran reserva de voltaje de salida del 84% del voltaje de suministro. Se logra una reducción del 18.4% en el tiempo de asentamiento mediante el diseño propuesto.