Los aceleradores específicos de dominio son una reacción que se adapta a la escala del dispositivo y a la era del silicio oscuro. Este documento describe un acelerador configurable orientado al procesamiento de señales de radar y la exploración del espacio de aplicación del sistema. El sistema se construye alrededor de motores aceleradores y procesadores de propósito general (GPP) que lo hacen adecuado para la aceleración de núcleos de computación intensiva y tareas de control complejas. Está orientado al procesamiento de señales digitales de radar de alto rendimiento; caracterizamos las aplicaciones y encontramos que cada una de ellas contiene una serie de núcleos serializables. Aprovechando este descubrimiento, diseñamos un conjunto de algoritmos que comparten los mismos recursos de cálculo y memoria, y cada algoritmo es reconfigurable en tamaño. Por otro lado, la memoria de scratchpad direccionable en chip compartida elimina la copia de datos explícita innecesaria entre aceleradores. El rendimiento del sistema se evalúa a partir de mediciones realizadas tanto en un chip de prueba FPGA SoC como en un chip prototipo fabricado por tecnología CMOS de 40 nm. Los resultados experimentales muestran que para diferentes algoritmos, el sistema propuesto logra una ganancia de rendimiento de 1.9x a 10.1x en comparación con un chip DSP TI de última generación. Para caracterizar la aplicación del sistema, se adopta una tarea compleja de la vida real, y los resultados muestran que puede obtener un alto rendimiento y una precisión deseable.