Las aplicaciones como memorias no volátiles (NVM), identificación por radiofrecuencia (RFID), generadores de alto voltaje, circuitos de condensador conmutado, amplificadores operacionales, reguladores de voltaje y convertidores DC-DC emplean circuitos de bomba de carga (CP) ya que pueden generar un voltaje de salida más alto a partir de un voltaje de suministro muy bajo. Además, la reducción continua del suministro de energía, el bajo costo de implementación y la alta eficiencia pueden ser gestionados utilizando circuitos CP en aplicaciones de baja potencia en el proceso de óxido metálico semiconductor complementario (CMOS). Este estudio tiene como objetivo descubrir las topologías de diseño de CP más ampliamente utilizadas para sistemas integrados en el chip (SoC). Los métodos de diseño han evolucionado desde estructuras conectadas en diodo hasta bombas de carga de escalado dinámico de voltaje de reloj que se han discutido en esta investigación. Basándose en la arquitectura, principios de funcionamiento y técnicas de optimización diferentes, se han comparado sus ventajas y desventajas con la salida final. Los investigadores se centraron principalmente en diseñar las topologías de bomba de carga en función del voltaje de entrada/salida, eficiencia de bombeo, disipación de potencia, capacidad de transferencia de carga, complejidad de diseño, condensador de bombeo, frecuencias de reloj con un balance mínimo de carga, etc. Finalmente, este estudio de revisión se resume con la discusión sobre el esquema apropiado y las recomendaciones a futuros investigadores en la selección de los métodos de diseño de CP más adecuados para aplicaciones de baja potencia.