Los arrays de compuertas programables en campo (FPGAs) se utilizan cada vez más en la industria (por ejemplo, en las industrias biomédica, espacial y automotriz). Las FPGAs están sujetas a perturbaciones de eventos únicos, así como múltiples (SEUs y MEUs), debido al continuo encogimiento de las dimensiones de los transistores. Estas perturbaciones disminuyen inevitablemente la vida útil del sistema. Las técnicas tolerantes a fallos se utilizan a menudo para mitigar estos problemas. En esta investigación, se utilizan redundancia modular penta y hexa, así como reconfiguración parcial dinámica (DPR), para aumentar la fiabilidad del sistema. Mostramos, dependiendo de las tasas relativas de SEUs y MEUs, que la redundancia modular penta tiene una mayor fiabilidad que la redundancia modular hexa, lo cual es un resultado contraintuitivo en algunos casos, ya que se espera que aumentar la redundancia aumente la fiabilidad. Centrándonos en la redundancia modular penta, se diseña un mecanismo de detección y recuperación de errores (votante). Este mecanismo utiliza el puerto de acceso a la configuración interna (ICAP) y su controlador asociado, así como DPR para mitigar SEUs y MEUs. Luego, se implementa en las herramientas Xilinx Vivado dirigidas al dispositivo Kintex7 7k410tfbg676. Finalmente, mostramos cómo hacer que este diseño sea seguro ante fallos en caso de que SEUs o MEUs afecten al propio votante. Este votante seguro ante fallos produce la salida correcta o indica que la salida es incorrecta.