Estimación previa superficial del árbol de reloj para diseñar RTL de Verilog sintetizable del árbol de reloj
Autores: Kwon, Nayoung; Park, Daejin
Idioma: Inglés
Editor: MDPI
Año: 2023
Acceso abierto
Artículo científico
2023
Estimación previa superficial del árbol de reloj para diseñar RTL de Verilog sintetizable del árbol de reloj
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Síntesis de árbol de reloj
Temporización del chip
Consumo de energía
Automatización del diseño electrónico
Resultado de CTS
Desfase de reloj
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 42
Citaciones: Sin citaciones
La síntesis del árbol de reloj (CTS) es un proceso importante para determinar el tiempo y el consumo de energía generales del chip.
Descripción
La síntesis del árbol de reloj (CTS) es un proceso importante para determinar el tiempo y el consumo de energía generales del chip.